RTL / IP 설계 연구원 채용

포지션 상세 정보

기술스택

verilog
ARM
FW
ASIC
c++
c

주요업무

[RTL/IP 설계업무]
• NAND 스토리지 (SD, SSD, eMMC) 컨트롤러 개발
• 양산 프로젝트를 통한 Full chip/ block 레벨 timing closure설계 및 구현
• RTL, synthesis and physical implementation
• Timing verification and closure
• Generation of block and full chip timing constraints

 
[필수사항]
• Verilog RTL Coding & Simulation 가능자
• Cadence IUS (NC-Verilog, NC-sim) 가능자
• RTL 합성 및 Timing 분석 가능자
• ARM 기반 Test Firmware 작성 가능자
• Verilog HDL 설계 (ISP Algorithm, ARM 플랫폼 설계 및 검증)
• BUS, Memory Controller, SATA, MIPI 등 SoC 향 주요 IP 설계 및 Integration
• Simulation Environment (Testbench, PSL, Verification IP)

자격요건

• 경력사항: 3~20년
• 학력사항: 학력무관
• 직무기술: 기술연구소

우대사항

• Chip  개발 양산 경험
• Block & Full Chip Level  설계 합성 타이밍 Closure
• NAND Storage (SD, SSD, eMMC ) IP 경험
• script language(Perl/shell/tcl) 가능
• Computer architecture 능통자
• System / Verilog / UVM 경험
• CPU 설계 경험 

복지 및 혜택

• 정기 건강 검진
• 모바일 식권 (중식 제공)
• 스낵바
• 인재 추천 인센티브제
• 장기 근속 포상
• 퇴직연금

채용절차 및 기타 지원 유의사항

• 서류전형 →  1차 인터뷰 → 인적성검사 → 2차 인터뷰  → 최종합격